FPGA SDR(8)FMモノラル


2018/07/21 追記:PM-FM変換を修正しました。
2018/07/07 追記:自作NCO自作CICフィルタ(可変間引き率版)自作FIRフィルタを使ったAM/FMラジオを作りました。評価版のIPを使っていないのでダウンロードケーブル無しで動作します。
2018/06/27 追記:atan2のaresetに~RST_Nを繋ぐように修正しました。

 

使用しているADC AD9283のサンプリングレートは最高80MSPSですが、アナログ帯域幅は475MHzです。80MHz(東京FM)を70MSPSでサンプルすれば、ADCの出力にエイリアスとして10MHzで出てきます。ADCの出力をそのままDACから出力して確認しました。

AD9283入力 

DAC出力 

ALTPLLを使って50MHzのクロック入力から70MHzのクロックを作ります。

CICフィルタの間引き率を128分の1に変更して、FM復調時のサンプリングレートを高めにします。間引き率が減った分、CICフィルタの出力ビット数を17ビットに減らします。リソースを減らすため、CICフィルタの段数を1に減らします。

FIRフィルタの周波数、入出力ビット数も変更します。

FM復調は、ALTERA_CORDICを使ってIQ信号から位相を計算し、位相の微分の代わりに差分を求めます。

CORDICから出力される位相はーπ~+πの範囲なので、差分を取ると±2πに近いスパイクが出てしまいます。+πより大きな変化はー2πし、-πより大きな変化は+2πしてスパイクを無くします。

`define CYCLE_1SEC 50000000


module SPIbridge
(
	input wire RST_N,
	input wire CLK,
	
	input wire SPI_NSS,
	input wire SPI_SCLK,
	output wire SPI_MISO,
	input wire SPI_MOSI,
	
	output wire [3:0] LED,
	
	input wire [7:0] ADC,
	output wire ENCODE,
	
	output reg [9:0] DAC,
	output wire DACCLK	
);


	localparam PI = 11'sb0011_0010_010; // pi = 0011 . 0010 0100 0011 1111 0110 1010


	wire [31:0] pio0;
	wire [31:0] pio1;

	reg [9:0] uadc_r;
	wire signed [9:0] adc;

	wire signed [9:0] sin;
	wire signed [9:0] cos;
	
	wire signed [19:0] i;
	wire signed [19:0] q;

	wire signed [16:0] icic;
	wire icic_valid;
	wire signed [16:0] qcic;
	wire qcic_valid;

	wire signed [16:0] ifir;
	wire ifir_valid;
	wire signed [16:0] qfir;
	wire qfir_valid;

	wire signed [9:0] phase;
	reg signed [9:0] phase_r;
	wire signed [10:0] phase_diff;
	reg signed [10:0] freq;

	wire [9:0] dac;

	
	pll	pll_inst (
		.inclk0 ( CLK ),
		.c0 ( clk )
	);	

	QsysCore QsysCore_inst (
		.clk_clk                                                                                         (clk),
		.reset_reset_n                                                                                   (RST_N),
		.spi_slave_to_avalon_mm_master_bridge_0_export_0_mosi_to_the_spislave_inst_for_spichain          (SPI_MOSI),
		.spi_slave_to_avalon_mm_master_bridge_0_export_0_nss_to_the_spislave_inst_for_spichain           (SPI_NSS),
		.spi_slave_to_avalon_mm_master_bridge_0_export_0_miso_to_and_from_the_spislave_inst_for_spichain (SPI_MISO),
		.spi_slave_to_avalon_mm_master_bridge_0_export_0_sclk_to_the_spislave_inst_for_spichain          (SPI_SCLK),
		.pio_0_external_connection_export                                                                (pio0),
		.pio_1_external_connection_export                                                                (pio1)
	);

	assign LED = ~pio0[3:0];

	always @(posedge clk) begin
		uadc_r <= { ADC, 2'b00 };
	end
	assign ENCODE = clk;
	assign adc = (uadc_r[9] == 0) ? uadc_r + 10'h200 : uadc_r - 10'h200;

	nco nco_inst (
		.clk       (clk),
		.reset_n   (RST_N),
		.clken     (1'b1),
		.phi_inc_i (pio1),
		.fsin_o    (sin),
		.fcos_o    (cos),
		.out_valid ()
		);

	altmul altmul_inst_i (
		.clock0 (clk),
		.dataa_0 (adc),
		.datab_0 (cos),
		.result (i)
		);

	altmul altmul_inst_q (
		.clock0 (clk),
		.dataa_0 (adc),
		.datab_0 (sin),
		.result (q)
		);

	cic cic_inst_i (
		.clk       (clk),
		.reset_n   (RST_N),
		.in_error  (2'b00),
		.in_valid  (1'b1),
		.in_ready  (),
		.in_data   (i),
		.out_data  (icic),
		.out_error (),
		.out_valid (icic_valid),
		.out_ready (1'b1)
	);

	cic cic_inst_q (
		.clk       (clk),
		.reset_n   (RST_N),
		.in_error  (2'b00),
		.in_valid  (1'b1),
		.in_ready  (),
		.in_data   (q),
		.out_data  (qcic),
		.out_error (),
		.out_valid (qcic_valid),
		.out_ready (1'b1)
	);
 
	fir fir_inst_i (
		.clk       (clk),
		.reset_n   (RST_N),
		.ast_sink_data (icic),
		.ast_sink_valid (icic_valid),
		.ast_sink_error (2'b00),
		.ast_source_data (ifir),
		.ast_source_valid (ifir_valid),
		.ast_source_error ()
	);
 
	fir fir_inst_q (
		.clk       (clk),
		.reset_n   (RST_N),
		.ast_sink_data (qcic),
		.ast_sink_valid (qcic_valid),
		.ast_sink_error (2'b00),
		.ast_source_data (qfir),
		.ast_source_valid (qfir_valid),
		.ast_source_error ()
	);

	atan2 atan2_inst (
		.clk    (clk),
		.areset (~RST_N),
		.x      (ifir),
		.y      (qfir),
		.q      (phase),
		.en     (ifir_valid)
	);
	
	always @(posedge clk) begin
		if (ifir_valid) begin
			phase_r <= phase;
			
			if (phase_diff > PI) begin
				freq <= phase_diff - (PI <<< 1);
			end
			else if (phase_diff < -PI) begin
				freq <= phase_diff + (PI <<< 1);
			end
			else begin
				freq <= phase_diff;
			end
		end
	end
	assign phase_diff = phase - phase_r;
	
	assign dac = freq[9:0];
	always @(posedge clk) begin
		if (ifir_valid) begin
			DAC <= (dac[9] == 0) ? dac + 10'h200 : dac - 10'h200;
		end
	end
	assign DACCLK = clk;


endmodule

使用するリソースはこんな感じです。CICフィルタを1段に減らしたのでLogic elementの使用量が大分減りました。

Androidアプリ「GUI Maker for Avalon Bus – FPGA SPI Bridge Panel」に”NCO”パネルを追加して、NCOの周波数を放送周波数(80MHz:東京FM)ーサンプリング周波数(70MHz)=10MHzに合わせるとDACから音声信号が出力されます。まだクリスタルイヤホンなので音質は分かりませんが少しブチブチノイズが入ります。ステレオ用の15kHzより上の成分の除去も必要ですし、ディエンファシスも必要です。