FPGA SDR(14)CICフィルタAM/FMラジオ


2018/07/21 追記:PM-FM変換を修正しました。
2018/07/07 追記:自作FIRフィルタを使ったAM/FMラジオを作りました。
2018/07/01 追記:remove_spike()を呼ぶように修正しました。

 

自作CICフィルタ自作NCOはできましたが、自作FIRフィルタが難航しています。CICフィルタの段数を増やせばFIRフィルタ無しでも何とかなるのでは、ということで試してみました。

何とかなりました、十分実用レベルです。CICフィルタを1段から3段に変更、AMのときの間引き率を512から2048に変更しています。

評価版のIPを使わなくなったので、ダウンロードケーブル無しで使えます。一度評価版のIPを追加したQuartusプロジェクトは評価版のIPを削除してもダウンロード状態でしか使用できません。自作CICフィルタと自作NCOを使ってプロジェクトを作り直しました。

ALTERA_CORDICのVector TranslateはIQ信号を入力して位相と振幅を出力してくれます。これだけでAM復調とPM復調が済んでしまいます。

`define CYCLE_1SEC 50000000


module SPIbridge
(
	input wire RST_N,
	input wire CLK,
	
	input wire SPI_NSS,
	input wire SPI_SCLK,
	output wire SPI_MISO,
	input wire SPI_MOSI,
	
	output wire [3:0] LED,
	
	input wire [7:0] ADC,
	output wire ENCODE,
	
	output reg [9:0] DAC,
	output wire DACCLK	
);


	localparam CIC_WIDTH = 17;	
	localparam PI = 18'sb0011_0010_0100_0011_11; // pi = 0011 . 0010 0100 0011 1111 0110 1010


	wire clk;

	wire [31:0] pio0;
	wire [31:0] pio1;

	wire fm;
	wire [11:0] rate;

	reg [9:0] uadc_r;
	wire signed [9:0] adc;

	wire signed [9:0] sin;
	wire signed [9:0] cos;

	wire signed [19:0] i;
	wire signed [19:0] q;

	wire signed [CIC_WIDTH-1:0] icic;
	wire icic_valid;
	wire signed [CIC_WIDTH-1:0] qcic;
	wire qcic_valid;

	wire [CIC_WIDTH-1:0] mag;
	wire signed [CIC_WIDTH-1:0] phase;
	reg signed [CIC_WIDTH-1:0] phase_r;
	wire signed [CIC_WIDTH:0] phase_diff;
	reg signed [CIC_WIDTH:0] freq;

	wire [9:0] dac;
	reg [2:0] dacclk;


	pll pll_inst (
		.inclk0 (CLK),
		.c0 (clk)
	);	
	
	QsysCore QsysCore_inst (
		.clk_clk                                                                                         (clk),
		.reset_reset_n                                                                                   (RST_N),
		.spi_slave_to_avalon_mm_master_bridge_0_export_0_mosi_to_the_spislave_inst_for_spichain          (SPI_MOSI),
		.spi_slave_to_avalon_mm_master_bridge_0_export_0_nss_to_the_spislave_inst_for_spichain           (SPI_NSS),
		.spi_slave_to_avalon_mm_master_bridge_0_export_0_miso_to_and_from_the_spislave_inst_for_spichain (SPI_MISO),
		.spi_slave_to_avalon_mm_master_bridge_0_export_0_sclk_to_the_spislave_inst_for_spichain          (SPI_SCLK),
		.pio_0_external_connection_export                                                                (pio0),
		.pio_1_external_connection_export                                                                (pio1)
	);

	assign LED = ~pio0[3:0];

	assign fm = (pio1 == 0 || pio1 >= 32'd368140054) ? 1 : 0; // (pio1 >= 6MHz) ? FM : AM
	assign rate = (pio1 == 0 || pio1 >= 32'd368140054) ? 64 : 2048; // (pio1 >= 6MHz) ? 1094kSPS : 34kSPS
	
	always @(posedge clk) begin
		uadc_r <= { ADC, 2'b00 };
	end
	assign ENCODE = clk;
	assign adc = (uadc_r[9] == 0) ? uadc_r + 10'h200 : uadc_r - 10'h200;

	MyNCO nco_inst (
		.clk       (clk),
		.reset_n   (RST_N),
		.clken     (1'b1),
		.phi_inc_i (pio1),
		.fsin_o    (sin),
		.fcos_o    (cos),
		.out_valid ()
		);

	altmul altmul_inst_i (
		.clock0 (clk),
		.dataa_0 (adc),
		.datab_0 (cos),
		.result (i)
		);

	altmul altmul_inst_q (
		.clock0 (clk),
		.dataa_0 (adc),
		.datab_0 (sin),
		.result (q)
		);

	MyCIC cic_inst_i (
		.clk       (clk),
		.reset_n   (RST_N),
		.rate      (rate),
		.in_error  (2'b00),
		.in_valid  (1'b1),
		.in_ready  (),
		.in_data   (i),
		.out_data  (icic),
		.out_error (),
		.out_valid (icic_valid),
		.out_ready (1'b1)
	);

	MyCIC cic_inst_q (
		.clk       (clk),
		.reset_n   (RST_N),
		.rate      (rate),
		.in_error  (2'b00),
		.in_valid  (1'b1),
		.in_ready  (),
		.in_data   (q),
		.out_data  (qcic),
		.out_error (),
		.out_valid (qcic_valid),
		.out_ready (1'b1)
	);
	
	vectran vectran_inst (
		.clk    (clk),
		.areset (~RST_N),
		.x      (icic),
		.y      (qcic),
		.q      (phase),
		.r      (mag),
		.en     (icic_valid)
	);

	always @(posedge clk) begin
		if (ifir_valid) begin
			phase_r <= phase;
			
			if (phase_diff > PI) begin
				freq <= phase_diff - (PI <<< 1);
			end
			else if (phase_diff < -PI) begin
				freq <= phase_diff + (PI <<< 1);
			end
			else begin
				freq <= phase_diff;
			end
		end
	end
	assign phase_diff = phase - phase_r;

	assign dac = fm ? freq[CIC_WIDTH-1 -: 10] : mag[9:0];
	always @(posedge clk) begin
		if (icic_valid) begin
			DAC <= (dac[9] == 0) ? dac + 10'h200 : dac - 10'h200;
		end
		
		dacclk = { dacclk[1:0], icic_valid };
	end
	assign DACCLK = dacclk[2] | dacclk[1] | dacclk[0] | icic_valid;


endmodule